Multiple-clock Domain in FPGA Designs: Challenges & Solutions

Frank de Bont (Core|Vision) spreekt tijdens het D&E event over de uitdagingen en oplossingen voor het toepassen van een multiple-clock domein in een FPGA ontwerp. De belangrijkste uitdaging is om synchronisatiefouten te voorkomen en betrouwbaarheid van het ontwerp te verzekeren. De spreker gaat in op geavanceerde ontwerpintegratie- en verificatietechnieken om de betrouwbaarheid te garanderen.

Frank de Bont start met algemene synchronisatieproblemen die optreden tijdens een FPGA ontwerp. In de presentatie worden de verschillende ontwerpstadia belicht, te beginnen met het RTL-ontwerp met gebruik van FPGA IP-modules tot synthese, P&R en gate-level verificatiestadia. Ook bespreekt hij mogelijke oplossingen voor de gepresenteerde problemen in elk van de ontwerpstadia.

Om de betrouwbaarheid te verhogen kan ook met een andere ontwerpmethodologie gewerkt worden. Naast een hoge betrouwbaarheid leidt dit ook tot een kortere time-to-market. Hierdoor wordt de tijd die nu wordt besteedt aan bugfixes tijdens laboratoriumtests tot een minimum beperkt.

Bekijk hier het programma en meld u aan voor een bezoek.