UVM is de investering waard

Als je FPGA- en chip-designs complexer worden, wordt de verificatie van deze ontwerpen ook steeds complexer. Voor de verificatie van deze ontwerpen is de standaard Universal Verification Methodology (UVM) gemaakt – een krachtige, herbruikbare en schaalbare verificatiemethode. Het biedt geavanceerde features zoals constrained-random testing, functional coverage en automatische verificatie, wat leidt tot hogere kwaliteit en betrouwbaarheid van je ontwerpen.

UVM is inmiddels de de-facto standaard voor de verificatie geworden en wordt door vele simulatoren ondersteund. Lijkt goed, maar als je erin duikt zijn er ook nog wel wat hobbels om te nemen. Nieuwe technieken moeten worden aangeleerd en wellicht is dit de eerste aanraking met SystemVerilog, en dat zou kunnen afschrikken. En dat terwijl het gebruik van UVM toch veel kan opleveren. Dat UVM echt de investering waard is laten we zien in deze presentatie.

Spreker: Paul Eijkelkamp – Dizain-Sync

Terug naar het programmaoverzicht